Aujourd'hui, nous allons parler des transistors du futur et vous révéler tous les secrets de leur création. Il est déjà clair aujourd'hui que nous sommes confrontés à une période de changements considérables dans la structure et les méthodes de production de puces, que le marché n'avait pas connues depuis longtemps. Les plus grands esprits du monde passent des nuits blanches à se demander quelle formule utiliser pour faire danser les atomes individuels exactement comme ils le souhaitent et faire des choses qui semblent défier les lois de la physique.
Ce sera également une période de concurrence accrue entre les géants des semi-conducteurs américains, coréens et taïwanais. Ce sont eux qui tentent de profiter du changement de paradigme à venir pour restaurer, gagner ou renforcer leur position de leader technologique. Quelles innovations et révolutions nous attendent ? Essayons de vous expliquer aujourd'hui.
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Changer la géométrie des transistors
Ou plutôt, leurs objectifs vont changer. La première innovation qui sera (ou a été !) présentée par les trois grands fabricants de semi-conducteurs (TSMC, Intel, Samsung), ce sont les transistors dits GAAFET. Il s'agit du premier changement majeur dans la géométrie des transistors depuis 2011, lorsque le monde a vu les transistors FinFET d'Intel. Je ne veux pas trop m'étendre sur le sujet des GAAFET, car cela nécessite un article séparé. Ici, nous discuterons uniquement du concept qui les sous-tend.
Avec la miniaturisation des transistors, les ingénieurs ont commencé à expérimenter ce que l’on appelle les effets de canal court. En bref, à mesure que la distance entre le drain et le drain du transistor se raccourcissait, le problème devenait de plus en plus grand. C'est-à-dire que l'obturateur a commencé à perdre le contrôle du courant circulant dans le canal. Pendant une douzaine d'années, la solution à ce problème était de savoir comment faire dépasser le canal de la surface de la plaquette de silicium comme une ailette (d'où le Fin, ou ailette, dans FinFET). Cela permet à la grille d'entrer en contact avec le canal sur trois côtés (ou deux si le bord a une section transversale en forme de coin), ce qui lui donne plus de contrôle sur le flux de courant et plus de flexibilité pour adapter les paramètres électriques des transistors aux besoins du conception.
Cependant, la diminution constante du nombre de transistors signifie que cela ne suffit plus. Il fallait que la grille commence à entourer le canal du transistor, c'est-à-dire qu'elle forme des transistors GAAFET (GAA est l'abréviation de Gate-All-Around). En termes simples, vous pouvez les considérer comme des transistors FinFET placés sur un côté, car les transistors FinFET ont souvent deux ou trois bords. C'est comme un sandwich multicouche dans lequel des canaux sous forme de tubes ou de feuilles, situés les uns au-dessus des autres, sont séparés par des couches d'isolant et de grille. Bien que ce concept soit connu depuis de nombreuses années et utilise des équipements et procédés existants, sa mise en œuvre n’est pas anodine. Le problème est qu'à un moment donné, les couches suivantes du canal sont suspendues dans les airs, soutenues uniquement par un « pilier » temporaire. Dans le même temps, leur partie inférieure doit être uniformément recouverte d'une couche de diélectrique d'une épaisseur d'un seul atome, puis remplir soigneusement tous les espaces vides de matériau.
Le fait que les GAAFET ne soient pas anodins est mis en évidence par la situation avec Samsung. Depuis 2022, le portefeuille coréen dispose d'un procédé avec des transistors MBCFET (nom commercial Samsung pour mettre en œuvre des transistors GAAFET). En pratique, cependant, il s’agit d’une victoire typique à la Pyrrhus en course. Le fait est que le pourcentage de puces entièrement fonctionnelles obtenues grâce à son utilisation est si faible que presque personne ne veut l'utiliser en production (même… Samsung pour votre Exynos). Tout ce que nous savons, c’est qu’il est utilisé pour produire des puces petites et relativement simples pour les mineurs de cryptomonnaie. Seule la deuxième génération de ce processus, qui sera disponible en 2024, appelée 3GAP (bien que certaines sources affirment qu'elle pourrait être renommée en processus de classe 2 nm), devrait être utilisée plus largement.
Les transistors GAAFET (Intel appelle son implémentation RibbonFET) devraient être livrés aux usines Intel cette année dans le cadre des processus Intel 20A et 18A, qui seront utilisés pour fabriquer des composants pour les systèmes Arrow Lake et Lunar Lake. Cependant, diverses rumeurs de l'industrie suggèrent que l'échelle de production initiale pourrait être limitée.
Et TSMC ? L’entreprise taïwanaise prévoit d’utiliser des transistors GAAFET dans son procédé N2, qui ne devrait pas être totalement prêt avant 2025. Théoriquement plus tard qu'en Samsung et Intel, mais lorsque TSMC parle d'avoir un certain processus, cela signifie généralement être prêt à produire quelque chose pour Apple і Nvidia, donc en pratique, la différence peut être beaucoup plus petite.
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Changer la façon dont les transistors sont alimentés
La deuxième innovation qui nous attend concerne la manière dont seront alimentés les transistors des microcircuits. Actuellement, le processus de fabrication d’un microprocesseur se déroule par couches, de bas en haut. Les transistors sont construits en dessous, puis les réseaux de connexion sont construits au-dessus d'eux, puis les câbles d'alimentation. Il y a généralement dix à plus de vingt couches, et plus la couche est haute, plus ses éléments sont gros.
Au cours des prochaines années, la norme sera qu'après avoir réalisé les jonctions entre les transistors, la plaquette de silicium sera retournée, amincie et les chemins de puissance seront créés sur l'autre côté poli de la plaquette. Cela signifie que les transistors seront comme une galette dans un hamburger, et non comme la base d'un gâteau.
Il est facile de deviner à quel point cela compliquera le processus de fabrication des puces, mais selon les premières expériences, le processus BSPDN (Back Side Power Delivery Network) apporte de nombreux avantages. Premièrement, grâce à cette approche, les transistors peuvent être rapprochés les uns des autres. Deuxièmement, le nombre total de couches sera réduit. Troisièmement, les connexions du niveau le plus élevé de l’alimentation au transistor seront plus courtes. Et cela signifie moins de pertes d'énergie et la possibilité de réduire la tension d'alimentation. Les moyens exacts de mettre en œuvre cette solution peuvent varier en termes de complexité et d'avantages potentiels, mais tous les principaux acteurs du marché affirment que le jeu en vaut vraiment la chandelle.
Plus tard cette année, nous verrons BSPDN en action pour la première fois dans Intel Pro.cess 20A (Intel appelle son implémentation PowerVia). Intel doit ce développement rapide au fait qu'il travaille sur cette technologie depuis un certain temps, indépendamment des travaux sur la modification de la géométrie des transistors et de l'utilisation de machines plus récentes. Cela signifie qu’elle pourra l’intégrer dans presque tous les processus futurs.
Samsung n'a pas encore fourni d'informations officielles sur le moment où il commencera à utiliser sa version du processus de rétroaction BSPDN. Il n'y a pas beaucoup de nouvelles, mais on sait qu'Intel expérimente déjà cette solution. Et les rumeurs de l'industrie parlent de la possibilité de sa mise en œuvre dans le processus SF2, prévu pour 2025, ou dans le prochain, prévu pour 2027.
TSMC prend également son temps dans ce domaine et rapporte que même si les premières expériences apportent de bons résultats, il a l'intention d'introduire le BSPDN dans le processus N2P, dont la mise en œuvre n'est prévue qu'au tournant de 2026 et 2027.
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Changement de machines d'exposition de plaques
Aucune conversation sérieuse sur la fabrication des microprocesseurs n'est complète sans mentionner le critère de Rayleigh. Dans le cas de la lithographie, c'est-à-dire du processus d'exposition de tranches de silicium, cela prend la forme de la formule suivante :
CD = k1 • λ / NA.
En termes simples, cela signifie que la taille du plus petit élément pouvant être créé par la lumière à la surface d'une plaquette de silicium dépend de trois nombres :
k1 est un coefficient sans dimension en pratique qui indique l'efficacité du processus ;
λ est la longueur d'onde de la lumière qui éclaire la plaque ;
NA est l'ouverture numérique du système optique.
Pendant de nombreuses années, le principal moyen d’augmenter la densité de compactage des transistors a été d’utiliser de la lumière avec des longueurs d’onde de plus en plus courtes. Nous avons commencé au niveau de quelques centaines de nanomètres et avons pu passer relativement rapidement à l'utilisation de la lumière à une longueur d'onde de 193 nm, sur laquelle le monde des semi-conducteurs est resté bloqué bien plus longtemps qu'il ne le souhaitait. Après des années de recherche, de retards et des milliards de dollars dépensés, en 2019, les machines de lithographie UV d'ASML sont enfin arrivées sur le marché. Ils utilisent la lumière ultraviolette (EUV) d’une longueur d’onde d’environ 13,5 nm et sont désormais utilisés dans toutes les usines de fabrication de puces avancées. Cependant, c’est probablement la dernière fois que λ est réduit avec succès dans la formule ci-dessus.
C'est pourquoi vous devrez jouer avec le changement de NA. Vous pouvez considérer NA comme l’ouverture d’un objectif d’appareil photo. Ce nombre sans dimension détermine la quantité de lumière collectée par le système optique. Dans le cas des machines lithographiques, cela signifie (selon la formule ci-dessus) que si l'on veut réaliser des motifs de plus en plus petits, plus le NA doit être élevé. Les machines ASML actuellement utilisées ont un NA de 0,33. L'étape suivante concerne les machines dotées d'une ouverture numérique élevée du système optique, qui ont une NA de 0,55.
Cela paraît simple, mais rien n’est simple dans ce métier. Ceci est mieux illustré par le fait que les machines High-NA sont beaucoup plus grandes et plus de deux fois plus chères que leurs prédécesseurs (environ 400 millions de dollars contre environ 150 millions de dollars), tout en ayant un débit inférieur. Ainsi, même si tout le monde sait que c’est là l’avenir de la fabrication des processeurs les plus avancés, cela est souvent perçu comme une forme de mal nécessaire.
Intel a été le plus rapide à utiliser les machines EUV High-NA. L'entreprise américaine a déjà acheté la première machine disponible de ce type, qui est actuellement en cours d'installation dans l'une de ses usines en Oregon. Intel prévoit également d'acheter la plupart des machines produites cette année. On sait que les développeurs prévoient d'utiliser à grande échelle la lithographie High-NA dans le procédé 14A, qui devrait voir le jour en 2026 ou 2027 (si tout se passe comme prévu).
Simultanément, Samsung et TSMC ne sont pas pressés, doutant de l'intérêt économique de l'utilisation de cet équipement jusqu'à la mise en œuvre du procédé 1 nm, c'est-à-dire jusqu'en 2030 environ. Au lieu de cela, ils ont l'intention de tirer le meilleur parti des machines EUV dont ils disposent déjà avec diverses astuces et améliorations de processus qui relèvent du facteur k1.
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Passer à la 3D
Nous commençons maintenant à entrer dans la zone d’un avenir incertain, de travaux de recherche et d’hypothèses générales, et non de plans concrets. Cependant, la communauté est assez unanime sur le fait qu’il viendra un moment où les transistors devront être empilés les uns sur les autres, alors que la mise à l’échelle X et Y atteint pratiquement sa limite. Actuellement, les transistors de type P et de type N sont placés les uns à côté des autres. L’objectif est d’empiler des transistors de type N sur des transistors de type P, créant ainsi des « sandwichs » de transistors appelés CFET (FET complémentaires). Deux méthodes principales pour réaliser une telle conception sont étudiées : monolithique, dans laquelle toute la structure est construite sur une seule plaque, et séquentielle, dans laquelle les transistors de type N et P sont fabriqués sur des plaques séparées qui sont « collées » ensemble.
Selon les experts, le marché de la production de microprocesseurs entrera dans la troisième dimension vers 2032-2034. Actuellement, on sait qu'Intel et TSMC travaillent intensivement sur la mise en œuvre de cette technologie, mais Samsung, ne dort probablement pas non plus, car les avantages potentiels de l’utilisation de cette solution sont énormes.
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Transition vers « deux dimensions »
Un autre problème auquel les dirigeants du monde de la fabrication de microcircuits tentent de faire face est la pénurie banale de silicium. Cet élément nous sert fidèlement depuis plusieurs décennies, mais sa quantité limitée commence à rendre impossible la fabrication de transistors plus petits et plus rapides. C’est pourquoi des recherches sur des matériaux dits bidimensionnels susceptibles de remplacer le silicium dans le canal du transistor sont en cours partout dans le monde. Ce sont des matériaux dont l'épaisseur peut être de plusieurs ou d'un seul atome et qui assurent une mobilité de la charge électrique, ce qui n'est pas disponible pour les semi-conducteurs en silicium de cette épaisseur.
Le matériau bidimensionnel le plus connu est le graphène. Bien que son utilisation dans la production de puces soit encore à l’étude, en raison de l’absence de déficit énergétique naturel, il est peu probable qu’elle soit un jour utilisée à l’échelle industrielle pour la production de semi-conducteurs. Cependant, les recherches utilisant des composés TMD (Transition Metal Dichalcogenides - composés de métaux de transition du bloc d du tableau périodique et des chalcogènes du 16ème groupe du tableau périodique), tels que MoS 2 et WSe 2, menés par Intel et TSMC, semblent très prometteurs. Nous pourrons en constater les conséquences au cours de la prochaine décennie.
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Des temps intéressants sont à venir
En résumé, je constate que les années à venir seront pleines d'innovations et de révolutions dans le domaine de la production de semi-conducteurs. Les innovations décrites ci-dessus n'épuisent même pas le sujet, car nous n'avons rien mentionné sur la lithographie informatique, ni sur le développement de chipsets, ni sur la transition potentielle vers la base de processeur Glass. Nous n’avons pas non plus parlé des progrès dans la production de mémoire.
Tout le monde sait que de tels tournants sont idéaux pour rattraper le retard technologique, car il existe une forte probabilité que les concurrents échouent. Intel a même misé tout l'avenir de l'entreprise sur sa capacité à proposer la prochaine innovation en matière de semi-conducteurs plus rapidement que la concurrence. Le gouvernement américain est également très intéressé à ramener la production de puces de pointe en Amérique du Nord, c'est pourquoi il investit des milliards de dollars dans le développement d'Intel. Cependant, les subventions aux puces ne sont pas seulement un domaine d’intérêt pour les Américains. En Corée et à Taiwan, les gouvernements accordent également des préférences généreuses Samsung et TSMC, car ils savent à quel point la période future est importante et à quel point l'avenir de ces pays dépend des nouvelles technologies. Entre autres choses, parce qu'ils ont derrière eux la Chine, qui investit également des sommes énormes dans la recherche, le développement et le développement de la production de semi-conducteurs, mais cela fait déjà l'objet d'un autre article.
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