Idag kommer vi att prata om framtidens transistorer och avslöja alla hemligheterna bakom deras skapelse. Redan idag står det klart att vi står inför en period av enorma förändringar i strukturen och metoden för flisproduktion, som marknaden inte har sett på länge. Världens största sinnen tillbringar sömnlösa nätter och undrar vilken formel de ska använda för att få enskilda atomer att dansa precis som de behöver och göra saker som verkar trotsa fysikens lagar.
Det kommer också att bli en period av ökad konkurrens mellan halvledarjättar från USA, Korea och Taiwan. Det är de som försöker dra fördel av det kommande paradigmskiftet för att återställa, vinna eller stärka sina positioner som tekniska ledare. Vilka innovationer och revolutioner väntar oss? Låt oss försöka förklara idag.
Läs även: Vad är AMD XDNA? Arkitekturen som driver AI på Ryzen-processorer
Ändra transistorernas geometri
Eller snarare, deras mål kommer att förändras. Den första innovationen som kommer att presenteras (eller presenterades!) av de tre stora halvledartillverkarna (TSMC, Intel, Samsung), dessa är de så kallade GAAFET-transistorerna. Detta är den första så stora förändringen i transistorgeometri sedan 2011, när världen såg Intels FinFET-transistorer. Jag vill inte uppehålla mig för mycket vid ämnet GAAFET, eftersom det kräver en separat artikel. Här kommer vi bara att diskutera konceptet bakom dem.
Med miniatyriseringen av transistorer började ingenjörer uppleva de så kallade kortkanalseffekterna. Kort sagt, eftersom avståndet mellan avloppet och transistorns avlopp blev kortare, blev problemet större och större. Det vill säga slutaren började tappa kontrollen över strömmen som flyter genom kanalen. Under ett dussin år var lösningen på detta problem hur man fick kanalen att sticka ut från kiselskivans yta som en fena (därav fenan, eller fenan, i FinFET). Detta gör att grinden kan komma i kontakt med kanalen på tre sidor (eller två om kanten har ett kilformat tvärsnitt), vilket ger den mer kontroll över strömflödet och mer flexibilitet när det gäller att anpassa de elektriska parametrarna för transistorerna till behoven hos design.
Den stadiga minskningen av transistorer gjorde dock att detta inte längre räckte. Det var nödvändigt att grinden började omge transistorkanalen, det vill säga den bildade GAAFET-transistorer (GAA är en förkortning för Gate-All-Around). Enkelt uttryckt kan du tänka på dem som FinFET-transistorer placerade på ena sidan, eftersom FinFET-transistorer ofta har två eller tre kanter. Det är som en flerskiktssandwich, där kanaler i form av rör eller ark, som ligger ovanför varandra, separeras av lager av isolator och grind. Även om detta koncept har varit känt i många år och använder befintlig utrustning och processer, är implementeringen inte trivial. Problemet är att i något skede hänger de efterföljande lagren av kanalen i luften, endast stödda av en tillfällig "pelare". Samtidigt bör deras nedre del vara likformigt täckt med ett lager av dielektrikum med en tjocklek av en enda atom, och fyll sedan försiktigt alla tomma utrymmen med material.
Det faktum att GAAFET:er inte är triviala framhävs av situationen med Samsung. Sedan 2022 har den koreanska portföljen en process med MBCFET-transistorer (marknadsföringsnamn Samsung för att implementera GAAFET-transistorer). I praktiken är detta dock en typisk pyrrhoseger i loppet. Faktum är att andelen fullt fungerande chips som erhålls med den är så låg att nästan ingen vill använda den i produktionen (även... Samsung för dina Exynos). Allt vi vet är att det används för att producera små och relativt enkla marker för gruvarbetare i kryptovaluta. Endast den andra generationen av denna process, som kommer att finnas tillgänglig 2024, kallad 3GAP (även om vissa källor säger att den skulle kunna döpas om till 2nm-klassprocessen), förväntas användas mer allmänt.
GAAFET-transistorer (Intel kallar dess implementering RibbonFET) bör levereras till Intels fabriker i år som en del av Intels 20A- och 18A-processer, som kommer att användas för att tillverka komponenter till Arrow Lake- och Lunar Lake-systemen. Men olika branschrykten tyder på att den initiala produktionsskalan kan vara begränsad.
Hur är det med TSMC? Det taiwanesiska företaget planerar att använda GAAFET-transistorer i sin N2-process, som inte förväntas vara helt klar förrän 2025. Teoretiskt senare än i Samsung och Intel, men när TSMC pratar om att ha en viss process betyder det oftast att man är redo att producera något för Apple і Nvidia, så i praktiken kan skillnaden vara mycket mindre.
Läs också: Allt om Neuralink Telepathy-chippet: vad det är och hur det fungerar
Ändrar hur transistorer drivs
Den andra innovationen som väntar oss är relaterad till hur transistorer i mikrokretsar kommer att drivas. För närvarande sker processen att tillverka en mikroprocessor i lager nerifrån och upp. Transistorer byggs under, sedan byggs anslutningsnätverk ovanför dem, och sedan kraftkablar. Det finns vanligtvis tio till över tjugo lager, och ju högre lagret är, desto större är dess element.
Under de närmaste åren kommer standarden att vara att efter att ha gjort kopplingarna mellan transistorerna kommer kiselskivan att vändas, tunnas ut och kraftvägarna skapas på den andra, polerade sidan av skivan. Det betyder att transistorerna blir som en biff i en hamburgare, inte basen på en tårta.
Det är lätt att gissa hur mycket det kommer att komplicera chiptillverkningsprocessen, men enligt de första experimenten medför BSPDN-processen (Back Side Power Delivery Network) många fördelar. För det första, tack vare detta tillvägagångssätt, kan transistorer placeras närmare varandra. För det andra kommer det totala antalet lager att bli mindre. För det tredje kommer anslutningarna från den högsta nivån av strömförsörjningen till transistorn att vara kortare. Och detta innebär mindre energiförlust och möjlighet att minska matningsspänningen. De exakta sätten att implementera denna lösning kan variera i komplexitet och potentiella fördelar, men alla stora aktörer på marknaden säger att spelet definitivt är värt ljuset.
Senare i år kommer vi att se BSPDN i aktion för första gången i Intel Process 20A (Intel kallar dess implementering PowerVia). Intel tackar denna snabba utveckling till att man har arbetat med den här tekniken under en tid, oavsett arbetet med att förändra transistorernas geometri och användningen av nyare maskiner. Det betyder att hon kommer att kunna integrera det i nästan alla framtida processer.
Samsung har ännu inte lämnat någon officiell information om när den kommer att börja använda sin version av BSPDN-feedbackprocessen. Det är inte mycket nyheter, men vi vet att Intel redan experimenterar med denna lösning. Och branschrykten talar om möjligheten av dess implementering i SF2-processen, planerad till 2025, eller i nästa, som är planerad till 2027.
TSMC tar sig också tid på detta område och rapporterar att även om de första experimenten ger goda resultat, avser man att införa BSPDN i N2P-processen, planerad att implementeras först vid årsskiftet 2026 och 2027.
Läs också: Teleportering ur vetenskaplig synvinkel och dess framtid
Byte av plåtexponeringsmaskiner
Ingen seriös konversation om mikroprocessortillverkning är komplett utan att nämna Rayleigh-kriteriet. När det gäller litografi, det vill säga processen att exponera kiselwafers, tar detta formen av följande formel:
CD = k1 • λ / NA.
Enkelt uttryckt betyder detta att storleken på det minsta elementet som kan skapas av ljus på ytan av en kiselskiva beror på tre siffror:
k1 är en dimensionslös koefficient i praktiken som indikerar processens effektivitet;
λ är våglängden för ljuset som lyser upp plattan;
NA är den numeriska bländaren i det optiska systemet.
Under många år har det främsta sättet att öka packningsdensiteten hos transistorer varit att använda ljus med allt kortare våglängder. Vi började på några hundra nanometers nivå och kunde relativt snabbt gå över till att använda ljus på 193 nm våglängd, som halvledarvärlden har suttit fast vid mycket längre än den velat. Efter år av forskning, förseningar och spenderade miljarder dollar kom ASML:s UV-litografimaskiner äntligen ut på marknaden 2019. De använder ultraviolett ljus (EUV) med en våglängd på cirka 13,5 nm och används nu i alla avancerade chiptillverkningsanläggningar. Detta är dock förmodligen sista gången som λ framgångsrikt reducerades i ovanstående formel.
Det är därför du måste leka med att ändra NA. Du kan tänka på NA som bländaren på ett kameraobjektiv. Detta dimensionslösa antal bestämmer hur mycket ljus det optiska systemet samlar in. När det gäller litografiska maskiner betyder det (enligt formeln ovan) att om vi vill göra allt mindre särdrag, desto högre bör NA vara. ASML-maskiner som för närvarande används har ett NA på 0,33. Nästa steg är maskiner med en hög numerisk bländare i det optiska systemet, som har ett NA på 0,55.
Det låter enkelt, men ingenting är enkelt i den här branschen. Detta illustreras bäst av det faktum att High-NA-maskinerna är mycket större och mer än dubbelt så dyra som sina föregångare (cirka $400 miljoner mot cirka $150 miljoner), samtidigt som de har mindre genomströmning. Därför, även om alla vet att detta är framtiden för tillverkning av de mest avancerade processorerna, uppfattas det ofta som en form av nödvändigt ont.
Intel var snabbast att använda EUV High-NA-maskiner. Det amerikanska företaget har redan köpt den första tillgängliga maskinen av denna typ, som just nu installeras på en av företagets fabriker i Oregon. Dessutom planerar Intel att köpa de flesta av de maskiner som produceras i år. Det är känt att utvecklarna planerar att använda High-NA-litografi i stor skala i 14A-processen, som förväntas se dagens ljus 2026 eller 2027 (om allt går enligt planerna).
Samtidigt, Samsung och TSMC har ingen brådska och tvivlar på den ekonomiska meningen med att använda den här utrustningen fram till implementeringen av 1-nm-processen, det vill säga fram till omkring 2030. Istället tänker de pressa ut det bästa ur EUV-maskinerna de redan har med olika knep och processförbättringar som faller under paraplyet k1-faktorn.
Också intressant: Hur Taiwan, Kina och USA kämpar för teknisk dominans: det stora chipkriget
Byt till 3D
Nu börjar vi röra oss i zonen av en osäker framtid, forskningsarbete och allmänna antaganden, inte konkreta planer. Gemenskapen är dock ganska eniga om att det kommer en tid då transistorer kommer att behöva staplas ovanpå varandra när X- och Y-skalningen praktiskt taget når sin gräns. För närvarande är P-typ och N-typ transistorer placerade bredvid varandra. Målet är att stapla N-typ transistorer ovanpå P-typ transistorer och på så sätt skapa "smörgåsar" av transistorer som kallas CFETs (komplementära FET). Två huvudmetoder för att uppnå en sådan design studeras: monolitisk, där hela strukturen är byggd på en platta, och sekventiell, där transistorer av N- och P-typ tillverkas på separata plattor som är "limmade" ihop.
Enligt experter kommer marknaden för produktion av mikroprocessorer att gå in i den tredje dimensionen runt 2032-2034. För närvarande är det känt att Intel och TSMC arbetar intensivt med sina implementeringar av denna teknik, men Samsung, sover förmodligen inte heller, eftersom de potentiella fördelarna med att använda denna lösning är enorma.
Också intressant: Universum: De mest ovanliga rymdobjekten
Övergång till "två dimensioner"
Ett annat problem som ledarna inom världen av mikrokretstillverkning försöker hantera är att det råder en banal brist på kisel. Detta element har tjänat oss troget i flera decennier, men dess begränsade kvantitet börjar göra det omöjligt att ytterligare tillverka mindre och snabbare transistorer. Därför pågår forskning om så kallade tvådimensionella material som skulle kunna ersätta kisel i transistorkanalen över hela världen. Dessa är material vars tjocklek kan vara flera eller bara en atom, och ger rörlighet för elektrisk laddning, vilket inte är tillgängligt för kiselhalvledare av denna tjocklek.
Det mest kända tvådimensionella materialet är grafen. Även om dess användning i chipproduktion fortfarande undersöks, på grund av avsaknaden av ett naturligt energigap, är det tveksamt om det någonsin kommer att användas i industriell skala för halvledarproduktion. Men forskning med användning av TMD-föreningar (Transition Metal Dichalcogenides - föreningar av övergångsmetaller i d-blocket i det periodiska systemet och kalkogener i den 16:e gruppen av det periodiska systemet), som t.ex. MoS 2 och WSe 2, utförda av Intel och TSMC, ser ganska lovande ut. Vi kommer att kunna se deras konsekvenser under det kommande decenniet.
Läs också:
Intressanta tider väntar
Sammanfattningsvis kan jag konstatera att de kommande åren kommer att vara fulla av innovationer och revolutioner inom halvledarproduktion. De ovan beskrivna innovationerna uttömmer inte ens ämnet, eftersom vi inte nämnde något om datorlitografi, inte heller om utvecklingen av chiplets, eller om den potentiella övergången till glasprocessorbasen. Vi pratade inte heller om framsteg i produktionen av minne.
Alla vet att sådana vändpunkter är idealiska för att komma ikapp med teknisk eftersläpning, eftersom det är stor sannolikhet att konkurrenter kommer att misslyckas. Intel satsade till och med hela företagets framtid på att kunna erbjuda nästa halvledarinnovation snabbare än konkurrenterna. Den amerikanska regeringen är också mycket intresserad av att ta tillbaka produktionen av toppmoderna chips till Nordamerika, vilket är anledningen till att de investerar miljarder dollar i Intels utveckling. Chipsubventioner är dock inte bara ett område av intresse för amerikaner. I Korea och Taiwan ger regeringarna också generösa preferenser Samsung och TSMC, eftersom de vet hur viktig den framtida perioden är och hur mycket framtiden för dessa länder beror på ny teknik. Bland annat för att de har bakom sig Kina, som också satsar enorma belopp på forskning, utveckling och utveckling av halvledarproduktion, men detta är redan ett ämne för en annan artikel.
Läs också: