Атомний горизонт: Як людство стискає чипи до меж можливого

У сфері комп’ютерних чипів якість традиційно асоціюється зі зростанням показників: більше ядер, вища тактова частота (ГГц) та краща продуктивність у ФЛОПС є бажаними характеристиками. Однак у виробництві напівпровідників домінує критична метрика, де діє протилежний принцип: технологічний вузол (або техпроцес) – чим він менший, тим кращий результат. Цей показник, що вимірюється у нанометрах (нм), сьогодні спричиняє технологічний ажіотаж навколо літографічних норм 3 нм та 2 нм.

Головною рушійною силою у гонитві за мініатюризацією транзисторів тепер є не мобільні пристрої, а сектор AI. Вибухове зростання попиту на AI-прискорювачі та високопродуктивне обладнання (HPC) для навчання великих мовних моделей (LLM) перетворило передове виробництво кремнію на стратегічний актив і головне вузьке місце, що обмежує глобальну обчислювальну потужність. Великі технологічні гравці інвестують значні кошти у розробку та придбання чипів, що забезпечують функціонування AI.

Сьогодні я пропоную вам разом зі мною поринути в детальний аналіз «нанометрової дилеми»: розкриємо, як саме працює EUV-фотолітографія, чому менший розмір є «святим Ґраалем», і які інженерні та економічні виклики формують майбутнє обчислювальної потужності до 2 нм.

Значення метрики: від фізичного виміру до маркетингового орієнтиру

Перш ніж заглиблюватися в концептуальні аспекти, варто згадати про фундаментальне значення архітектури ЦП. Транзистор завжди залишається критично важливим структурним елементом. Групи транзисторів виконують усі обчислювальні та логічні операції, а також функції зберігання даних у мікросхемі, що робить їхню конструкцію ключовою для будь-якого процесора.

Одним із найрозрекламованіших маркетингових термінів, пов’язаних із виробництвом чипів, є розмір елемента, який безпосередньо корелює з технологічним вузлом. Історично він позначав найменшу відстань у компонуванні транзистора. Однак сьогодні це визначення стало розмитим та менш універсальним: цифра, нанесена на упаковку, не завжди відображає точну геометрію, вигравіювану на кремнієвій пластині. Різні виробники вимірюють техпроцес по-різному, і позначки нанометрових вузлів, як-от 5 нм або 3 нм, фактично перестали бути еталоном точного фізичного масштабу. Іншими словами, технологічний вузол у сучасному контексті є скоріше маркетинговим орієнтиром, аніж корисною метрикою для прямого порівняння методів виробництва між різними компаніями.

Проте навіть попри цю нечіткість, послідовне зменшення вузлів в межах одного виробника все одно свідчить про реальне та значне зростання щільності транзисторів, енергоефективності та обчислювальної продуктивності. Саме тому, незважаючи на всю концептуальну неточність, подальше зменшення розміру залишається «святим Ґраалем» напівпровідникової індустрії.

Теж цікаво:Лінійка Motorola Edge: Історія виникнення, успіхи та плани

Гарячі чипи, холодні розрахунки: як мініатюризація змінює процесори

Зменшення розміру електронних компонентів має прямий вплив на фізику обчислювального процесу. У світі процесорів жодна операція не відбувається миттєво, і кожне переключення вимагає енергетичних витрат. Більші компоненти потребують більше часу для зміни свого логічного стану. Це спричиняє затримку проходження електричних сигналів та вимагає більшої потужності для циркуляції струму в інтегральній схемі. Крім того, фізично більші транзистори займають більше простору, що робить самі чипи громіздкішими і обмежує щільність компонентів.

Розглянемо історичний приклад, ілюстрований трьома процесорами Intel. Візьмемо Celeron 2006 року, Pentium M 2004 року та оригінальний Pentium 1995 року. Вони були виготовлені на технологічних вузлах 65 нм, 90 нм та 350 нм відповідно. Критичні елементи у конструкції 28-річної давнини були майже у п’ять разів більші, ніж у 17-річній моделі. Ця мініатюризація дозволила суттєво збільшити кількість транзисторів: новіший чип Celeron містив приблизно 290 млн транзисторів, тоді як оригінальний Pentium мав трохи більше 3 млн – майже у сто разів менше.

Але найпоказовішим є параметр енергоефективності. Процесор Celeron генерує близько 30 Вт тепла, тоді як Pentium – лише 12 Вт. Це тепло є переважно наслідком розсіювання електричної енергії під час руху струму через схеми. Хоча 30 Вт – це більше, ніж 12 Вт, слід враховувати, що Celeron має майже у 100 разів більшу кількість транзисторів. Отже, менший технологічний вузол забезпечує компактніші мікросхеми, дозволяє розмістити більше транзисторів для виконання більшої кількості обчислень за секунду і водночас розсіює менше енергії у вигляді тепла.

Враховуючи ці переваги: високу швидкість перемикання, підвищену обчислювальну потужність та зменшене тепловиділення – природно виникає ключове питання: чому ж не всі мікросхеми у світі виробляються, використовуючи найменший доступний технологічний вузол?

Теж цікаво: Як китайці обходять заборону США на чипи для AI

Фотолітографія: як формують мікросхеми

Фотолітографія – ключовий процес у виробництві мікросхем. Джерело випромінювання проходить через фотомаску, такий собі своєрідний фільтр, що вибірково блокує або пропускає енергію. Промені концентруються на невеликій площі та взаємодіють зі спеціальним резистивним шаром на кремнієвій пластині, формуючи контури компонентів чипа. Фотомаска діє подібно до кісток на рентгенівському знімку, створюючи «зображення» внутрішньої структури.

У процесі не використовується видиме світло, бо його довжина хвилі занадто велика. Електромагнітне випромінювання вимірюють у нанометрах (10⁻⁹ м): видиме світло має діапазон 380–750 нм, тоді як старі процесори, наприклад Celeron 2006 року, виготовлялися за техпроцесом 65 нм. Це стало можливим завдяки ультрафіолетовому (УФ) випромінюванню, що може скорочуватись до 10 нм. Сучасні виробники, як Intel, TSMC і GlobalFoundries, застосовують екстремальне УФ (EUV) випромінювання з довжиною хвилі 13,5 нм, яке вже стало стандартом для чипів менше 7 нм.

Перехід до технології High-NA EUV дозволяє створювати елементи розміром до 2 нм. Коротші хвилі не лише зменшують компоненти, а й покращують їхню точність, дозволяючи щільніше розміщувати транзистори. Наприклад, TSMC і Samsung уже досягли серійного виробництва на рівні 3 нм і переходять до 2 нм, впроваджуючи транзистори Gate-All-Around (GAA), у Intel їхня версія зветься RibbonFET. Ці структури дають змогу ефективно контролювати витік струму на атомному рівні.

Щоб уявити масштаб: атоми кремнію розташовані приблизно на відстані 0,5 нм один від одного, тож елементи транзистора в 2 нм – це буквально кілька атомів завширшки.

Теж цікаво: Що не так з AI-браузерами?

Виклики літографії EUV: від атомних масштабів до глобальних дефіцитів

Перехід до EUV-фотолітографії відкрив перед індустрією нову еру мініатюризації, але водночас і масштабні інженерні виклики. Сьогодні виробники мікросхем працюють з елементами розміром у кілька атомів, а попит на 3 нм чипи з боку Microsoft, Google, Amazon і Meta створює безпрецедентне навантаження на глобальні ланцюги постачання, від пам’яті HBM і пакування до самих EUV-систем.

На флагманському заводі Intel D1X в Орегоні, США, інженери використовують 165-тонну установку High-NA EUV від ASML,машину, здатну «друкувати» елементи шириною у кілька десятків атомів. Intel довго боролася за стабільність свого 10 нм процесу, а GlobalFoundries зіштовхнулася з труднощами на рівні 7 нм. Проблеми не завжди пов’язані лише з EUV, але саме складність процесу та надмалі масштаби роблять його вкрай чутливим до дефектів.

Чим коротша довжина хвилі, тим більша її енергія, а отже, й ризик пошкоджень у матеріалах. EUV-випромінювання вимагає ідеальної чистоти виробництва, адже навіть мікроскопічна пилинка може спричинити дефект. Додаткові труднощі створюють дифракційні обмеження та статистичний шум: варіативність у точках, де енергія хвилі осідає на шарі мікросхеми.

Теж цікаво: Космічна програма, що ніколи не залишає Землю

Виробничі дефекти та виклики квантової фізики на атомному рівні

Навіть якщо не брати до уваги складність EUV-фотолітографії, у дивному світі атомних масштабів виникає фундаментальна проблема: потік електрики та передача енергії більше не підпорядковуються виключно класичним фізичним законам. Утримувати електрику у формі рухомих електронів у провідниках, розташованих близько один до одного, відносно легко на макрорівні – достатньо обгорнути провідники товстим шаром ізоляції.

Однак, на масштабах, з якими сьогодні працюють Intel і TSMC, це завдання стає надзвичайно складним, насамперед через те, що ізоляційні бар’єри стають недостатньо товстими, що призводить до небажаних явищ, як-от тунелювання електронів. Проте, наразі більшість виробничих проблем можна віднести до внутрішньої складності самої EUV-літографії. Перехід до EUV з високою числовою апертурою (High-NA EUV) вимагає ще більшої точності та прецизійності. Це, своєю чергою, вимагає розробки та впровадження повністю нових оптичних систем (лінз) та резистивних матеріалів.

Теж цікаво: Новий прорив: Вчені створили штучні м’язи, що рухаються завдяки ультразвуку

Від смартфонів до AI: як змінилася економічна модель виробництва чипів

Основна причина більшості виробничих труднощів у мікроелектроніці полягає в бізнес-моделі. Intel, TSMC та їхні партнери працюють заради прибутку, а чим менший технологічний вузол, тим дорожче виробництво. Перехід від 28 нм (Haswell) до 10 нм майже подвоїв вартість пластини. Хоча частину витрат компенсує більший вихід чипів, виробники все одно перекладають значну частину на споживачів.

У 2000-2010-х роках попит на смартфони та чипи стимулював зменшення вузлів, а IoT лише підштовхував прогрес. Виробники покривали збитки від перших партій, доки виробництво не стабілізувалося. Та в епоху AI економіка змінилася. Вартість пластин для 3 нм вузлів перевищує $20 тис., а розробка одного чипа обходиться у понад $500 млн. Щоб зменшити витрати, індустрія перейшла до архітектури чипсетів, у якій багато малих кристалів розміщуються в одному корпусі. Цей підхід, започаткований AMD, наразі застосовують Intel, NVIDIA та інші виробники AI-прискорювачів.

Основні інвестиції у напівпровідники тепер спрямовані на AI-залізо. Microsoft, Google, Meta та Amazon щорічно вкладають понад $250 млрд у дата-центри, створюючи ефект доміно в усьому ланцюгу: від фабрик та пакування до пам’яті HBM і EUV-систем ASML. Зростання ставок робить ризики величезними: кожне нове покоління чипів вимагає десятків мільярдів інвестицій. Саме це змусило GlobalFoundries вийти з гонки за передові вузли, обравши стабільніші технології 12–65 нм для автомобільного та IoT-ринків.

Теж цікаво: Коли математика зустрічає мистецтво: Як працює магія JPEG

Майбутнє, упаковане у нанометри

Попри серйозні виробничі та економічні виклики, перспективи напівпровідникової галузі залишаються надзвичайно оптимістичними. Samsung і TSMC уже впевнено випускають чипи за 3 нм техпроцесом, а перші 2 нм лінії вже активно набирають обертів. Intel також здійснила потужне повернення на арену передових техпроцесів, впроваджуючи нові транзисторні архітектури RibbonFET і PowerVia.

Водночас дизайнери чипів активно закладають основу для майбутніх поколінь, комбінуючи у своїх продуктах компоненти, створені за різними технологічними вузлами. Прикладом стала стратегія AMD із чипсет-дизайном: ще у процесорах Ryzen 3-го покоління вона поєднала 7 нм логічні модулі від TSMC з 14 нм контролером пам’яті від GlobalFoundries.

Сьогодні подібний модульний підхід став галузевим стандартом. AMD Ryzen 9000 і серверні EPYC Genoa працюють на 5 нм і 6 нм чиплетах, а Intel Meteor Lake і Arrow Lake інтегрують 7 нм «плитки» за допомогою 3D-пакування Foveros. Ця революція у чипсет-архітектурах і тривимірному укладанні має не менше значення для розвитку індустрії, ніж саме скорочення вузлів.

AI у цьому процесі відіграє подвійну роль – і каталізатора, і інструмента. Машинне навчання допомагає оптимізувати літографічні процеси, передбачати дефекти ще на стадії моделювання й підвищувати вихід робочих чипів із кожної пластини. Фактично, штучний інтелект одночасно штовхає виробництво до фізичних меж і навчає інженерів працювати ефективніше під тиском.

Згідно з аналітичними прогнозами, середній цикл скорочення вузлів у галузі становить близько 4,5 року. До кінця 2025-го Intel, TSMC і Samsung повністю освоять 3 нм виробництво, а у 2026-2027 роках на ринку з’являться перші 2 нм рішення. Після цього технологічний прогрес розвиватиметься не лише «вшир», а й «углиб» – завдяки вертикальному укладанню транзисторів і глибинній інтеграції AI-прискорення в кожен шар кремнію.

Теж цікаво: Транзистори майбутнього: На нас чекає нова ера чипів

Результатом стануть щільніші, холодніші та ефективніші схеми, здатні забезпечити автономне обчислення на периферії, живити мікророботів і підтримувати екзафлопні дата-центри без перевантаження енергомереж. Ми на порозі справжнього прориву, коли вся наша обчислювальна міць буде розміром з атом.

Та якщо кожен транзистор стає розумнішим, кожен нанометр – дорожчим, а кожен шар кремнію – глибшим, то, можливо, головне питання тепер не як далеко ми зайдемо і скільки атомів ми зможемо підкорити, а в тому, який із них одного дня подивиться на нас у відповідь?

Читайте також:

• TP4056: як китайська мікросхема перевернула світ Li-ion
• Все про квантовий процесор Microsoft Majorana 1: Прорив чи еволюція?