W świecie chipów komputerowych jakość jest tradycyjnie powiązana z mierzalną wydajnością: więcej rdzeni, wyższe częstotliwości taktowania (GHz) i większa liczba FLOPS to pożądane atrybuty. Jednak w produkcji półprzewodników dominuje inna – często przeciwstawna – miara: węzeł procesu. Im mniejszy węzeł, tym lepszy potencjalny wynik. Mierzona w nanometrach (nm), metryka ta napędza obecnie intensywne emocje wokół standardów litografii 3 nm i 2 nm.
Głównym motorem miniaturyzacji tranzystorów nie są już urządzenia mobilne, ale sektor sztucznej inteligencji. Gwałtowny popyt na akceleratory sztucznej inteligencji i wysokowydajny sprzęt obliczeniowy (HPC) do szkolenia dużych modeli językowych (LLM) sprawił, że zaawansowana produkcja krzemu stała się strategicznym zasobem i krytycznym wąskim gardłem ograniczającym globalną wydajność obliczeniową. Największe firmy technologiczne intensywnie inwestują w rozwój i nabywanie chipów, które zasilają aplikacje AI.
Dzisiaj zapraszam Cię do szczegółowej analizy „dylematu nanometrów”: zbadamy, jak działa fotolitografia EUV, dlaczego mniejsze węzły są uważane za „świętego Graala” oraz jakie wyzwania inżynieryjne i ekonomiczne będą kształtować przyszłość obliczeń do 2 nm.
TREŚĆ ARTYKUŁU:
Znaczenie metryki: od pomiaru fizycznego do marketingowego punktu odniesienia
Zanim zagłębimy się w aspekty koncepcyjne, ważne jest, aby rozpoznać fundamentalną rolę architektury procesora. Tranzystor pozostaje kluczowym elementem strukturalnym. Grupy tranzystorów wykonują wszystkie operacje obliczeniowe i logiczne, a także funkcje przechowywania danych w układzie scalonym, dzięki czemu ich konstrukcja ma kluczowe znaczenie dla wydajności i efektywności każdego procesora.
Jednym z najczęściej używanych terminów w produkcji chipów jest rozmiar tranzystora, który jest bezpośrednio powiązany z węzłem procesowym. W przeszłości oznaczał on najmniejszą odległość w układzie tranzystora. Obecnie jednak definicja ta stała się rozmyta i mniej uniwersalna: liczba wydrukowana na opakowaniu nie zawsze odzwierciedla dokładną geometrię wytrawioną na płytce krzemowej. Różni producenci mierzą swoje procesy na różne sposoby, a etykiety węzłów, takie jak 5 nm lub 3 nm, nie służą już jako precyzyjne wskaźniki skali fizycznej. Innymi słowy, węzeł procesu w nowoczesnym kontekście funkcjonuje bardziej jako odniesienie marketingowe niż jako wiarygodny miernik do bezpośredniego porównywania technik produkcyjnych między firmami.
Jednak nawet przy tej niejednoznaczności, konsekwentna redukcja węzłów w ramach jednego producenta nadal odzwierciedla namacalną poprawę gęstości tranzystorów, efektywności energetycznej i wydajności obliczeniowej. Z tego powodu, pomimo koncepcyjnej nieprecyzyjności, dalsza miniaturyzacja jest nadal uważana za „świętego Graala” branży półprzewodników.
Przeczytaj również: Motorola Edge Series: Historia rozwoju, osiągnięcia i plany na przyszłość
Gorące chipy, zimne obliczenia: Jak miniaturyzacja zmienia procesory
Zmniejszanie rozmiarów komponentów elektronicznych ma bezpośredni wpływ na fizykę obliczeń. W procesorach żadna operacja nie odbywa się natychmiastowo, a każde przełączenie tranzystora zużywa energię. Większe komponenty potrzebują więcej czasu, aby zmienić swój stan logiczny, co prowadzi do opóźnień w propagacji sygnału i wymaga większej mocy do napędzania prądu przez układ scalony. Dodatkowo, fizycznie większe tranzystory zajmują więcej miejsca, co sprawia, że chipy są bardziej masywne i ograniczają gęstość upakowania komponentów.
Rozważmy historyczny przykład zilustrowany trzema procesorami Intela: Celeron z 2006 roku, Pentium M z 2004 roku i oryginalny Pentium z 1995 roku. Zostały one wyprodukowane odpowiednio w procesach 65 nm, 90 nm i 350 nm. Krytyczne elementy w 28-letnim projekcie były prawie pięciokrotnie większe niż w 17-letnim modelu. Ta miniaturyzacja pozwoliła na znaczne zwiększenie liczby tranzystorów: nowszy Celeron zawierał około 290 milionów tranzystorów, podczas gdy oryginalny Pentium miał ich nieco ponad 3 miliony – różnica była niemal stukrotna.
Najbardziej uderzającym aspektem jest efektywność energetyczna. Celeron generuje około 30 W ciepła, w porównaniu do 12 W Pentium. Ciepło to wynika głównie z rozpraszania energii elektrycznej, gdy prąd przepływa przez obwody. Chociaż 30 W to więcej niż 12 W, należy wziąć pod uwagę, że Celeron zawiera prawie 100 razy więcej tranzystorów. Innymi słowy, mniejszy węzeł procesowy produkuje bardziej kompaktowe chipy, umożliwia większą gęstość tranzystorów w celu zwiększenia przepustowości obliczeniowej, a jednocześnie rozprasza mniej energii na tranzystor w postaci ciepła.
Biorąc pod uwagę te zalety – szybsze prędkości przełączania, zwiększoną moc obliczeniową i zmniejszone wytwarzanie ciepła – pojawia się naturalne pytanie: dlaczego wszystkie chipy nie są produkowane przy użyciu najmniejszych dostępnych węzłów procesowych?
Przeczytaj również: Przełomowe odkrycie: Naukowcy tworzą sztuczne mięśnie aktywowane ultradźwiękami
Fotolitografia: Jak powstają chipy
Fotolitografia jest podstawowym procesem w produkcji półprzewodników. Źródło światła przechodzi przez fotomaskę – rodzaj selektywnego filtra, który blokuje lub przepuszcza energię w określonych wzorach. Światło jest następnie skupiane na niewielkim obszarze płytki krzemowej, gdzie wchodzi w interakcję z wyspecjalizowaną warstwą oporową, aby zdefiniować kontury komponentów chipa. Fotomaska działa podobnie do kości na zdjęciu rentgenowskim, tworząc „cień” lub odcisk wewnętrznej struktury.
W tym procesie światło widzialne nie jest używane, ponieważ jego długość fali jest zbyt duża. Promieniowanie elektromagnetyczne mierzy się w nanometrach (10-⁹ m): światło widzialne mieści się w zakresie 380-750 nm, podczas gdy starsze procesory – takie jak Celeron z 2006 roku – były produkowane w procesie 65 nm. Stało się to możliwe dzięki promieniowaniu ultrafioletowemu (UV), które można zredukować do około 10 nm. Współcześni producenci, tacy jak Intel, TSMC i GlobalFoundries, wykorzystują ekstremalne promieniowanie ultrafioletowe (EUV) o długości fali 13,5 nm, które stało się już standardem dla chipów poniżej 7 nm.
Przejście na technologię High-NA EUV umożliwia tworzenie komponentów o wielkości zaledwie 2 nm. Krótsze długości fal nie tylko zmniejszają rozmiar elementów, ale także poprawiają ich precyzję, umożliwiając gęstsze upakowanie tranzystorów. Przykładowo, firmy TSMC i Samsung osiągnęły już masową produkcję w węźle 3 nm i zmierzają w kierunku 2 nm, wdrażając tranzystory GAA (Gate-All-Around); wersja Intela nosi nazwę RibbonFET. Struktury te umożliwiają skuteczną kontrolę upływu prądu na poziomie atomowym.
Aby spojrzeć na to z perspektywy: atomy krzemu są oddalone od siebie o około 0,5 nm, więc 2 nm element tranzystora ma dosłownie kilka atomów szerokości.
Przeczytaj również: Co jest nie tak z przeglądarkami AI?
Wyzwania związane z litografią EUV: Od skali atomowej do globalnych niedoborów
Przejście na litografię EUV wprowadziło nowy etap miniaturyzacji w branży półprzewodników, któremu towarzyszą poważne wyzwania inżynieryjne. Producenci pracują obecnie z elementami w skali kilku atomów, podczas gdy popyt na chipy 3 nm ze strony firm takich jak Microsoft, Google, Amazon i Meta wywiera bezprecedensową presję na globalne łańcuchy dostaw, obejmujące pamięci HBM, opakowania i same systemy EUV.
We flagowym zakładzie Intela D1X w Oregonie inżynierowie obsługują 165-tonowy system High-NA EUV firmy ASML, maszynę zdolną do modelowania elementów o szerokości zaledwie kilkudziesięciu atomów. Intel zmagał się z długotrwałymi wyzwaniami związanymi ze stabilizacją procesu 10 nm, podczas gdy GlobalFoundries napotkało trudności w węźle 7 nm. Problemy te nie są związane wyłącznie z technologią EUV, ale złożoność procesu i niezwykle małe rozmiary elementów sprawiają, że jest on bardzo wrażliwy na defekty.
Krótsze długości fal odpowiadają wyższym energiom fotonów, co zwiększa ryzyko uszkodzenia materiału. Promieniowanie EUV wymaga niezwykle czystego środowiska produkcyjnego, ponieważ nawet mikroskopijne cząsteczki mogą powodować defekty. Dodatkowe wyzwania wynikają z ograniczeń dyfrakcyjnych i różnic statystycznych, co skutkuje niespójnościami w miejscach, w których energia jest osadzana na warstwach chipa.
Przeczytaj również: TP4056: jak chiński chip wywrócił świat Li-ion do góry nogami
Wady produkcyjne i wyzwania na poziomie kwantowym
Nawet pomijając złożoność litografii EUV, działanie w skali atomowej wprowadza fundamentalne kwestie: przepływ energii elektrycznej i transfer energii nie są już zgodne z czysto klasycznymi prawami fizyki. Zamknięcie poruszających się elektronów w przewodnikach umieszczonych blisko siebie jest stosunkowo proste w skali makro, gdzie wystarczy gruba warstwa izolacji.
W skalach stosowanych obecnie przez Intel i TSMC, zadanie to staje się niezwykle trudne, głównie dlatego, że warstwy izolacyjne nie są już wystarczająco grube, co prowadzi do niepożądanych efektów, takich jak tunelowanie elektronów. Jednak większość obecnych problemów produkcyjnych nadal wynika z nieodłącznej złożoności samej litografii EUV. Przejście na technologię High-NA EUV wymaga jeszcze większej precyzji, co wiąże się z koniecznością opracowania i wdrożenia zupełnie nowych systemów optycznych (soczewek) i materiałów oporowych.
Przeczytaj również: Gdy matematyka spotyka się ze sztuką: jak działa magia JPEG
Od smartfonów do sztucznej inteligencji: jak ewoluował model ekonomiczny produkcji chipów
Głównym czynnikiem stojącym za wieloma wyzwaniami produkcyjnymi w mikroelektronice jest podstawowy model biznesowy. Firmy takie jak Intel, TSMC i ich partnerzy działają dla zysku, a im mniejszy węzeł procesowy, tym wyższe koszty produkcji. Przejście z 28 nm (Haswell) do 10 nm niemal podwoiło koszt wafla. Chociaż wyższa wydajność chipów kompensuje część tych wydatków, producenci nadal przenoszą znaczną część kosztów na konsumentów.
W latach 2000 i 2010 popyt na smartfony i chipy napędzał redukcję węzłów procesowych, a IoT dodatkowo wspierał ten postęp. Producenci ponosili początkowe straty, dopóki produkcja się nie ustabilizowała. Jednak w erze sztucznej inteligencji ekonomia uległa zmianie. Koszt wafli dla węzłów 3 nm przekracza 20 000 USD, a opracowanie pojedynczego układu scalonego może przekroczyć 500 milionów USD. Aby ograniczyć wydatki, branża zwróciła się w stronę architektur chipletowych, w których wiele mniejszych matryc jest zintegrowanych w jednym pakiecie. Podejście to, zapoczątkowane przez AMD, jest obecnie stosowane przez firmy Intel, NVIDIA i innych producentów akceleratorów AI.
Główne inwestycje w półprzewodniki koncentrują się obecnie na sprzęcie AI. Firmy takie jak Microsoft, Google, Meta i Amazon inwestują ponad 250 miliardów dolarów rocznie w centra danych, tworząc efekt falowania w całym łańcuchu dostaw – od produkcji i pakowania po pamięci HBM i systemy ASML EUV. Rosnąca stawka sprawia, że ryzyko jest znaczne: każda nowa generacja chipów wymaga dziesiątek miliardów inwestycji. To środowisko skłoniło GlobalFoundries do wycofania się z wyścigu o wiodące węzły, zamiast tego koncentrując się na bardziej stabilnych technologiach 12-65 nm dla rynków motoryzacyjnych i IoT.
Przeczytaj również: ChatGPT-5 by OpenAI: Co potrafi nowy model sztucznej inteligencji
Przyszłość upakowana w nanometrach
Pomimo poważnych wyzwań produkcyjnych i ekonomicznych, branża półprzewodników nadal się rozwija. Samsung i TSMC produkują już chipy w procesach 3 nm, a pierwsze linie 2 nm zaczynają się skalować. Intel również mocno powrócił do wiodących węzłów, wdrażając nowe architektury tranzystorów, takie jak RibbonFET i PowerVia.
Jednocześnie projektanci układów scalonych kładą podwaliny pod przyszłe generacje, łącząc komponenty wyprodukowane przy użyciu różnych węzłów procesowych. Godnym uwagi przykładem jest strategia chiplet firmy AMD: w procesorach Ryzen trzeciej generacji moduły logiczne 7 nm firmy TSMC zostały sparowane z kontrolerem pamięci 14 nm firmy GlobalFoundries.
Dziś to modułowe podejście stało się branżowym standardem. Procesory serwerowe AMD Ryzen 9000 i EPYC Genoa wykorzystują chipy 5 nm i 6 nm, podczas gdy układy Intel Meteor Lake i Arrow Lake integrują płytki 7 nm poprzez pakowanie 3D Foveros. Ta zmiana w architekturze chipletów i trójwymiarowej integracji jest co najmniej tak istotna dla rozwoju branży, jak sama redukcja węzłów procesowych.
Sztuczna inteligencja odgrywa w tym procesie podwójną rolę, działając zarówno jako katalizator, jak i narzędzie. Uczenie maszynowe pomaga optymalizować procesy litograficzne, przewidywać defekty na etapie projektowania i zwiększać wydajność funkcjonalnych chipów na wafel. W efekcie sztuczna inteligencja jednocześnie przesuwa produkcję w kierunku fizycznych ograniczeń i uczy inżynierów wydajniejszego działania w warunkach wysokiego ciśnienia.
Według prognoz branżowych, średni cykl redukcji węzłów procesowych wynosi około 4,5 roku. Oczekuje się, że do końca 2025 roku Intel, TSMC i Samsung w pełni rozpoczną produkcję w technologii 3 nm, a pierwsze rozwiązania 2 nm pojawią się na rynku w latach 2026-2027. Od tego momentu postęp technologiczny będzie postępował nie tylko „bocznie”, ale także „pionowo”, poprzez układanie tranzystorów w stosy i głęboką integrację akceleracji AI w każdej warstwie krzemu.
Przeczytaj również: Jak Chińczycy obchodzą amerykański zakaz chipów AI
Rezultatem będą gęstsze, chłodniejsze i bardziej wydajne obwody, zdolne do umożliwienia autonomicznych obliczeń brzegowych, zasilania mikrorobotów i obsługi centrów danych w skali eksaflopów bez obciążania sieci energetycznych. Jesteśmy u progu przełomu, w którym moc obliczeniowa będzie działać w skali pojedynczych atomów.
Ale w miarę jak każdy tranzystor staje się inteligentniejszy, każdy nanometr droższy, a każda warstwa krzemu głębsza, pytanie może już nie dotyczyć tego, jak daleko możemy się posunąć lub ile atomów możemy kontrolować – ale który z nich może pewnego dnia na nas spojrzeć.
Przeczytaj także: